| 1 | 3.2Gb/s memory transmitter with pre-emphasis and crosstalk compensation scheme = 프리엠파시스 회로와 크로스톡 보완 구조를 포함하는 3.2Gb/s 메모리 트랜스미터link Huh, Lynn; 허린; et al, 한국과학기술원, 2007 |
| 2 | (A) 36fps SXGA 3D display processor with a programmable 3D graphics rendering engine = 프로그래머블한 3차원 그래픽 렌더링 엔진을 포함한 36fps SXGA 3차원 디스플레이 프로세서link Kim, Seok-Hoon; 김석훈; et al, 한국과학기술원, 2007 |
| 3 | Accurate wirelength prediction for placement driven synthesis through machine learning = 배치 기반 합성을 위한 기계학습을 이용한 정확한 배선길이 예측link Fan, Yuepeng; Shin, Young Soo; et al, 한국과학기술원, 2018 |
| 4 | Analysis and minimization of power in mesh clock network = 메시 클락 네트워크에서의 파워 분석과 최소화link Mo, Min-Young; 모민영; et al, 한국과학기술원, 2013 |
| 5 | Clock gating synthesis through reusing existing combinational logic = 논리 회로의 재활용을 이용한 클락게이팅의 합성link Han, In-Hak; 한인학; et al, 한국과학기술원, 2012 |
| 6 | Clock mesh design for multi-level clock gating = 다계층 클락 게이팅이 적용된 회로를 위한 클락 메쉬의 설계link Lee, Dong-Soo; 이동수; et al, 한국과학기술원, 2014 |
| 7 | Cut redistribution for MP-DSAL with consideration of GP density = GP 밀도를 고려한 다중 패터닝 직접 자기조립용 컷 재배치link Ponghiran, Wachirawit; Shin, Young Soo; et al, 한국과학기술원, 2017 |
| 8 | Dual-$V_t$ Allocation with Constraint on Minimum Ion Implantation Width = 이온 임플란트의 최소 너비를 고려한 Dual $V_t$ 할당 기법link Lee, Yoo-Jong; 이유종; et al, 한국과학기술원, 2014 |
| 9 | Energy-efficient design for timing-approximate computing = 시간 근사 컴퓨팅을 위한 에너지 효율적 설계link Ahn, Yong-Soo; 안용수; et al, 한국과학기술원, 2014 |
| 10 | Fast IR drop analysis using U-Net convolutional network = U-Net convolutional network를 이용한 고속 전압 강하 분석link Jung, Giyoon; Shin, Youngsoo; et al, 한국과학기술원, 2020 |
| 11 | Fast post-layout leakage ECO using graph convolutional network = 그래프 컨볼루셔널 네트워크를 이용한 레이아웃 이후 누설 전력 최적화link Lee, Wonjae; Shin, Youngsoo; et al, 한국과학기술원, 2020 |
| 12 | Fast timing and power analysis of custom digital circuits = 커스텀 회로의 고속 타이밍 및 파워 분석link Lee, Jingon; Shin, Youngsoo; et al, 한국과학기술원, 2019 |
| 13 | Fast timing simulation of custom digital circuits through HDL modeling = 하드웨어 기술 언어 모델링을 통한 커스텀 디지털 회로의 고속 타이밍 시뮬레이션link Lee, Seongmin; Shin, Youngsoo; et al, 한국과학기술원, 2017 |
| 14 | HLS-dv: High-level synthesis of dual-$V_{dd}$ architectures = 이중 전압을 이용한 아키텍처의 상위 수준 합성link Shin, In-Sup; 신인섭; et al, 한국과학기술원, 2009 |
| 15 | HLS-pg: high-level synthesis of power-gated circuits = 파워게이팅을 적용한 회로의 상위 수준 합성link Choi, Eun-joo; 최은주; et al, 한국과학기술원, 2008 |
| 16 | Integrated airgap insertion and layer reassignment for circuit timing optimization = 회로 타이밍 최적화를 위한 통합 에어갭 삽입 및 레이어 재할당link Jung, Younggwang; Shin, Youngsoo; et al, 한국과학기술원, 2020 |
| 17 | Integrated design flow for pulsed latch ASIC circuits = 펄스래치 회로를 위한 디자인 플로우link Kim, Duck-Hwan; 김덕환; et al, 한국과학기술원, 2012 |
| 18 | Lifetime enhancement of multi-level cell phase change memory = 다중 레벨 셀 상변화 메모리의 수명 향상link Lee, Cheongwon; Shin, Youngsoo; et al, 한국과학기술원, 2019 |
| 19 | Lookup table-based adaptive body biasing of multiple macros = 룩업 테이블을 이용한 다중 매크로 블록의 어댑티브 바디 바이어싱link Choi, Byung-hee; 최병희; et al, 한국과학기술원, 2008 |
| 20 | Minimizing leakage of sequential circuits through flip-flop skewing and technology mapping = 플립플랍 비대칭화와 테크놀로지 매핑을 통한 순차회로의 누설전류 감소link Heo, Se-Wan; 허세완; et al, 한국과학기술원, 2007 |
| 21 | Minimizing leakage power in sequential circuits by using mixed $V_t$ Flip-Flops = 혼합 문턱전압 플립플랍을 이용한 순차 회로의 누설 전류 감소 기법link Kim, Jae-Hyun; 김재현; et al, 한국과학기술원, 2008 |
| 22 | Minimizing wakeup latency under rush-current constraint in power-gated circuits = 파워 게이팅이 적용된 회로에서 제한된 돌입 전류를 사용한 활성화 시간 최적화 기법link Kim, Sang-Min; 김상민; et al, 한국과학기술원, 2010 |
| 23 | Multisource clock tree synthesis through sink clustering and fast clock latency predicton = 클러스터링과 클락 레이턴시 예측을 통한 멀티 소스 클락 트리 합성 방법link Choi, Byungho; Shin, Youngsoo; et al, 한국과학기술원, 2023 |
| 24 | Neuromorphic circuit design using stochastic computation = 확률적 계산을 이용한 뉴로모픽 회로설계link Yoon, Kiwon; 윤기원; et al, 한국과학기술원, 2016 |
| 25 | Optical proximity correction (OPC) using neural network = 인공 신경망을 이용한 광학 근접 보정link Choi, Suhyeong; Shin, Young-soo; et al, 한국과학기술원, 2018 |
| 26 | Optimization of unidirectional standard cell library for routability enhancement = 배선 연결 가능성 향상을 위한 단방향 표준 셀 라이브러리 최적화link Seo, Jaewoo; Shin, Youngsoo; et al, 한국과학기술원, 2018 |
| 27 | Physical synthesis of DNA circuits with spatially localized gates = 로컬 DNA 게이트를 이용한 DNA 회로 합성 기법link Oh, Jeong-hun; 오정훈; et al, 한국과학기술원, 2015 |
| 28 | Post-placement power distribution network optimization for higher routability = 배선 가능성 향상을 위한 배치 이후 전력 분배망 최적화link Park, Jinhyeong; Shin, Youngsoo; et al, 한국과학기술원, 2021 |
| 29 | Pulse width allocation and clock skew scheduling : Optimizing sequential circuits based on pulsed latches = 펄스 폭 할당 및 클락 스큐 스케쥴링을 이용한 펄스 래치 순차 회로의 최적화 기법link Lee, Hye-In; 이혜인; et al, 한국과학기술원, 2009 |
| 30 | Retiming pulsed-latch circuits for high-performance ASIC designs = 고성능 ASIC 디자인을 위한 펄스 래치 회로 리타이밍 기법link Lee, Seong-Gwan; 이성관; et al, 한국과학기술원, 2010 |
| 31 | Routability optimization for low aspect ratio design = 낮은 종횡비 설계를 위한 라우팅 가능성 최적화link Koh, Sunwha; Shin, Youngsoo; et al, 한국과학기술원, 2021 |
| 32 | Signal integrity-aware PCB routing for high-speed DRAM module = 신호 무결성을 고려한 디램 모듈 인쇄회로기판 라우팅link Yoon, Dongsub; Shin, Youngsoo; et al, 한국과학기술원, 2022 |
| 33 | Skewed flip-flop transformation for minimizing leakage in sequential circuits = 순차 회로의 누설 전류를 줄이기 위한 비대칭 플립 플롭 변환link Seomun, Jun; 서문, 준; et al, 한국과학기술원, 2007 |
| 34 | Statistical mixed $V_t$ allocation of body-biased circuits for reduced leakage variation = 누설전류 변화를 줄이기 위한 바디바이어스 회로의 확률적인 Mixed $V_t$ 적용link Jeong, Jin-seob; 정진섭; et al, 한국과학기술원, 2008 |
| 35 | Structured ASIC design methodology using selectively patterned masks = 선택적 부분 패터닝을 이용한 스트럭처드 ASIC 설계 방법link Baek, Don-Kyu; 백돈규; et al, 한국과학기술원, 2011 |
| 36 | Structured ASIC design methodology using selectively patterned masks = 선택적 부분 패터닝을 이용한 스트럭처드 ASIC 설계 방법link Baek, Don-Kyu; 백돈규; et al, 한국과학기술원, 2011 |
| 37 | Sub-resolution assist feature printability prediction using machine learning = 기계학습을 이용한 해상도 이하 보조형상의 인쇄가능성 예측link Yang, Jinho; Shin, Youngsoo; et al, 한국과학기술원, 2019 |
| 38 | Technology mapping for morphed regular architecture = MRA를 위한 테크놀로지 매핑link Moon, Young-Suk; 문영석; et al, 한국과학기술원, 2009 |
| 39 | Test pattern clustering for fast and accurate lithography modeling = 빠르고 정확한 리소그래피 모델링을 위한 테스트 패턴 클러스터링link Cho, Gangmin; Shin, Youngsoo; et al, 한국과학기술원, 2021 |
| 40 | Thermal Signature: An Accurate and Fast Thermal Model = Thermal Signature: 정확하고 빠른 온도 지표link Kung, Jae-Ha; 궁재하; et al, 한국과학기술원, 2012 |
| 41 | Thermal-aware time budgeting for hierarchical VLSI designs = 온도를 고려한 계층적 VLSI 설계의 시간 분배 기법link Jung, Min-Wook; 정민욱; et al, 한국과학기술원, 2010 |
| 42 | Timing analysis and optimization of sequential circuits with dual-edge-triggered flip-flops = 듀얼-에지-구동 플립플랍을 이용한 순차 회로의 타이밍 분석과 최적화link Oh, Chung-Ki; 오충기; et al, 한국과학기술원, 2009 |
| 43 | Timing yield analysis of sequential circuits considering clock network = 클락 네트워크를 고려한 순차 회로의 타이밍 수율 분석link Shin, Chang-Sik; 신창식; et al, 한국과학기술원, 2009 |
