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1
100BaseT4 이더넷 송수신기를 위한 타이밍 복원 회로의 설계 = Timing recovery circuit design for 100BaseT4 ethernet transceiverlink

이준석; Lee, Joon-Suk; et al, 한국과학기술원, 1997

2
2.4GHz대역의 저전력 RF 송수신 모듈의 효율적인 구현 = An efficient realization of 2.4GHz low power RF transceiverlink

문현원; Mun, Hyun-Won; et al, 한국과학기술원, 1999

3
$.8 \um m$ CMOS를 이용한 1.485 Gb/s 병렬화기의 설계 = 1.485 Gb/s deserializer chip design using $.8 \um m$ CMOS for HDTV applicationlink

류지열; Ryoo, Ji-Yeoul; et al, 한국과학기술원, 1999

4
A spread spectrum clock generator with random modulation = 임의 위상 변조를 이용한 대역 확산 클럭 발생기link

Lim, Sun-Jae; 임선재; et al, 한국과학기술원, 2013

5
(A) 0.18um CMOS 10 Gb/s 1:4 DEMUX and 5 GHz PLL using fast locking scheme = 0.18um CMOS 공정을 이용한 10 Gb/s 1:4 DEMUX와 빠른 locking 방법을 이용한 5GHz PLLlink

Hong, Ju-Pyo; 홍주표; et al, 한국과학기술원, 2006

6
(A) 100 to 200 MHz area-efficient LC-VCO based clock generator in 130nm CMOS = 130nm CMOS 공정에서 면적 효율을 가지는 LC-VCO를 사용한 100~200 MHz 클록 발생기link

Kim, Sung-Jun; 김성준; et al, 한국과학기술원, 2008

7
(A) low phase-noise frequency synthesizer using two phase-locked-loops = 두 개의 위상고정루프를 사용한 저잡음 주파수 합성기link

Park, Pyoung-Won; 박평원; et al, 한국과학기술원, 2008

8
An unified phase-frequency locking loop by combining PLL, DLL, and Injection Locking = PLL, DLL, Injection Locking으로 구성된 통합 위상-주파수 동기 회로link

전성현; Jeon, Seong-hyun; et al, 한국과학기술원, 2008

9
Application of Kalman gain for minimum mean-squared phase-error bound in bang-bang CDRs = 칼만 이득을 적용한 최소 위상 평균제곱오차를 갖는 bang-bang CDR에 대한 연구link

Lee, Joon-Yeong; 이준영; et al, 한국과학기술원, 2013

10
Charge-Pump PLL 회로를 이용하는 고속 비트 동기 방식의 성능 분석 = Performance analysis of high speed bit synchronization method using charge-pump PLL circuitlink

주범순; Joo, Bheom-Soon; et al, 한국과학기술원, 1999

11
GPS수신기용 중간주파수 집적회로의 설계 = Design of a IF(intermediate frequency) IC for GPS receiverslink

고진호; Ko, Jin-Ho; et al, 한국과학기술원, 1996

12
Interface scheme for high-speed synchronous-DRAM = 고속 Synchronous-DRAM을 위한 Interface에 관한 연구link

Kim, Jeong-Pyo; 김정표; et al, 한국과학기술원, 1999

13
Low-noise digital phase locked loop using reference multiplication with adaptive calibration = 적응 교정적 기준 주파수 증가를 이용한 저잡음 디지털 위상고정루프link

Sang, Jin-Woo; 상진우; et al, 한국과학기술원, 2012

14
On-chip Low-Power Sub-picosecond Jitter-Measurement circuit for Low-Jitter clock generator = 저잡음 클럭 발생기를 위한 온칩 저전력 피코초 이하 지터 측정 회로link

Ha, Soh-Myung; 하소명; et al, 한국과학기술원, 2006

15
PCS응용에 적합한 주파수합성기의 설계 = 2GHz frequency synthesizer for PCS applicationlink

황명운; Hwang, Myung-Woon; et al, 한국과학기술원, 1998

16
Reference multiplied PLL and phase filtered harmonic locking for low noise frequency synthesizer = 저잡음 주파수 합성기를 위한 기준 주파수 증폭된 위상 고정 루프와 위상 필터된 조화 고정link

Lee, Woo-Jae; 이우재; et al, 한국과학기술원, 2009

17
Renal denervation device having 6 electrodes for resistant hypertension patient by using microscopic IC = 초소형 집적회로를 이용한 저항성 고혈압 환자용 6전극 신장신경차단술 장비link

Kim, Seohyeon; 김서현; et al, 한국과학기술원, 2015

18
S-band에서 동작하는 PLL을 이용한 주파수 합성기의 설계 및 제작 = Design and implementation of a phase-locked frequency synthesizer at S-band(2.225 - 2.23GHz)link

윤병수; Yun, Byeong-Soo; et al, 한국과학기술원, 1996

19
Wireless 16ch neural recorder and 1ch current stimulator with visible and IR light communication expandable up to 2 rats = 2마리까지 확장 가능한 가시광선과 적외선 통신을 이용한 무선 16채널 뇌신경 기록기 및 1채널 전류 자극기link

Hwang, Gunpil; 황건필; et al, 한국과학기술원, 2015

20
빠른 위상획득시간을 갖는 PLL의 설계 = A design of charge-pump PLL with fast phase-acquisition timelink

고화수; Koh, Hwa-Su; et al, 한국과학기술원, 1996

21
저전력 게이팅된 링 발진기 기반의 시간-디지털 변환기와 혼합형 루프 필터를 이용한 최적화된 잡음을 갖는 위상동기루프의 설계 = Design of a noise optimized phase-locked loop using hybrid loop filter with a low-power gated-ring oscillator time-to-digital converterlink

김동인; Kim, Dongin; et al, 한국과학기술원, 2016

22
플라즈마를 위한 4MHz ZVS 인버터 = 4MHz ZVS inverter for plasma applicationlink

주용민; Ju, Yong-Min; et al, 한국과학기술원, 2014

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