관통 웨이퍼 비아를 포함하는 적층 칩 패키지 및 이의 생산방법STACKED CHIP PACKAGE INCLUDING THROUGH WAFER VIA AND METHOD OF MANUFACTURING THE SAME
적층칩 패키지는 반도체 기판, 복수의 반도체 칩들, 제1 관통 웨이퍼 비아들 및 제2 관통 웨이퍼 비아들을 포함한다. 복수의 반도체 칩들은 반도체 기판 상에 적층되고, 복수의 제1 관통 웨이퍼 비아들은 복수의 반도체 칩들의 제1 동일 좌표 상에 형성되어 반도체 칩들을 관통하며 고주파 신호를 전송하고, 복수의 제2 관통 웨이퍼 비아들은 복수의 제1 웨이퍼 비아들이 위치한 좌표와 다른 제2 동일 좌표 상에 형성되어 반도체 칩들을 관통하며 이산화규소(SiO2)막으로 둘러싸여 저주파 신호를 전송하는 복수의 제2 관통 웨이퍼 비아들을 포함하여 주파수 대역에 관계없이 안정되고 깨끗한 신호를 전달할 수 있다.
- Assignee
- 한국과학기술원
- Country
- KO (South Korea)
- Issue Date
- 2010-06-07
- Application Date
- 2008-04-11
- Application Number
- 10-2008-0033490
- Registration Date
- 2010-06-07
- Registration Number
- 10-0963593-0000
- Appears in Collection
- EE-Patent(특허)
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