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(A) three-dimensional stacked-chip star-wiring I/O clock distribution networks for low jitter, skew, and delay applications = 저 지터, 저 스큐, 저 디레이를 위한 3차원 적층칩 스타 와이어링 I/O 클럭 분배 네트워크link Ryu, Chung-hyun; 유충현; et al, 한국과학기술원, 2008 |
Chip package hybrid I/O clock distribution for 2Gbps DDR graphic memory = 2기가 bps급 DDR 그래픽 메모리를 위한 칩 패키지 하이브리드 I/O클럭 분배에 관한 연구link Ryu, Chung-Hyun; 류충현; et al, 한국과학기술원, 2004 |
Jitter-tolerant I/O clock distribution network using chip and package hybrid interconnection = 칩과 패키지의 혼성 전송선을 이용한 저 지터 입출력 클럭 신호 분배의 설계 및 구현link Chung, Dae-Hyun; 정대현; et al, 한국과학기술원, 2006 |
클럭 주파수 성분을 이용한 광신호의 아이 페널티 감시 방법 = Eye closure penalty monitoring of optical signals using clock-frequency componentlink 김성만; Kim, Sung-Man; et al, 한국과학기술원, 2001 |
클럭세기 추출에 의한 광 전송 품질 평가 = Estimation of optical transmission quality based on the clock amplitudelink 이종남; Lee, Jong-Nam; 신상영; 이창희; et al, 한국과학기술원, 2001 |
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