면적을 감소시킨 중첩된 싱크러너스 미러 지연 소자를 이용한 저전력 클럭 발생기

Abstract

회로의 크기와 소모 전력을 줄이기 위하여 새로운 구조의 중첩된 싱크러너스 미러 지연 소자를 제안한다. 기존의 중첩된 싱크러너스 미러 지연 소자는 지터를 줄이기 위하여 여러 쌍의 포워드 지연 배열과 백워드 지연 배열을 사용하였다. 제안하는 중첩된 싱크러너스 미러 지연 소자는 멀티플렉서의 위치를 변경시킴으로써 오직 단 하나의 포워드 지연 배열과 백워드 지연 배열을 필요로 한다. 뿐만 아니라, 제안하는 중첩된 싱크러너스 미러 지연 소자는 인버터를 추가함으로써 기존 회로의 극성 문제를 해결하였다. 모의 실험 결과로부터 제안하는 중첩된 싱크러너스 미러 지연 소자는 약 30%의 전력 소모 감소와 약 40%의 면적 감소 효과를 가져온다는 것을 알 수 있다. 모든 모의 실험과 구현은 0.25um two-metal CMOS 공정기술을 사용하여 행해졌다.