후공정 어닐링이 buried-gate MOSFET 의 계면 트랩에 미치는 영향 분석 및 1T-DRAM 으로의 응용 연구

Abstract

PMA)이 계면 트랩에 미치는 효과를 분석하기 위해 대조군인 2 차원 평면형 소자와 실험군인 3 차원 소자에 대해 비교 실험을 수행했다. 계면 트랩을 추출하기 위해 charge pumping method 와 unified subthreshold coupling factor technique 를 이용했고, 비록 추출 방법은 다르더라도 추출 값 자체가 서로 유사함을 보임으로써 추출 값의 신뢰성을 확보했다. 큰 계면 트랩 값은 buried-gate 트랜지스터의 p-well 에 저장되는 정공이 계면 트랩에 의해 재결합(recombination) 됨으로써, VLU 를 높이고 tret 을 감소시켰다. 초소형 화로 집적도를 높이기 위해 셀 트랜지스터 구조가 3 차원 형태로 진화함에 따라 계면 트랩에 의한 영향이 커지게 되므로, 이를 PMA로 줄임으로써 기존 1T-1C DRAM 의 대안으로 여겨지는 1T-DRAM 의 상용화 가능성을 높일 수 있다.

SK 하이닉스 내부 웨이퍼를 사용하여 측정된 데이터를 기반으로 연구가 진행되었다. 1T-1C 기반 DRAM 의 초소형 화가 계속될수록 공정의 복잡도와 난도는 증가하고 제작 비용도 증가하고 있다. 특히, 초소형 화로 인한 셀 커패시턴스 감소는 안정적인 DRAM 소자 동작에 큰 방해 요소가 되고 있다. 또한 단 채널 효과를 억제하기 위해 (100) 채널의 결정면으로 이루어진 2 차면 평면 소자 대신, saddle fin 형태의 우뚝 솟은 채널을 말 안장처럼 감싸고 있는 buried-gate 구조가 제안되었으나, 채널의 결정면의 Miller 지수가 높은 (nlm) 3 차원 형태라서 계면 트랩(interface trap)을 억제하고 효과적으로 제어하는 기술 개발이 중요해지고 있다. 본 연구는 커패시터가 필요 없이 buried-gate 구조의 셀 트랜지스터만으로 동작하는 1T-DRAM 의 계면 트랩(interface trap) 효과에 관해 확인했다. 1T-DRAM 동작의 주요 평가 지표로 계면 트랩 밀도, latch-up 전압(VLU)과 전하 저장 시간(tret)을 사용했다. 계면 트랩을 수소 또는 중수소 등을 이용하여 화학적으로 안정시키는 passivation 기술로써 후공정 어닐링(post metallization annealing