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1
(A) novel low jitter and skew clock distribution network for 3-D stacked chip package = 3차원 적층 칩 패키지를 위한 새로운 저 지터, 저 스큐 클럭 신호 분배 네트워크link

Lee, Woo-Jin; 이우진; et al, 한국과학기술원, 2011

2
(A) three-dimensional stacked-chip star-wiring I/O clock distribution networks for low jitter, skew, and delay applications = 저 지터, 저 스큐, 저 디레이를 위한 3차원 적층칩 스타 와이어링 I/O 클럭 분배 네트워크link

Ryu, Chung-hyun; 유충현; et al, 한국과학기술원, 2008

3
Design of low jitter DLL/PLL for on-chip and off-chip synchronizations = 칩 내부 및 칩 외부 동기화를 위한 낮은 지터의 DLL/PLL 설계link

Kim, Byung-Guk; 김병국; et al, 한국과학기술원, 2008

4
Modeling and Analysis of Simultaneous Switching Noise Effects on Jitter Characteristics of Delay Locked Loop and Serial Link in a Hierarchical System of Chip, Package and PCB = 칩, 패키지, 피씨비로 구성된 시스템에서 동시 스위칭 노이즈가 DLL과 직렬 통신 시스템의 지터 특성에 미치는 영향에 대한 모델링과 분석link

Shim, Yu-Jeong; 심유정; et al, 한국과학기술원, 2011

5
On-Chip electromagnetic bandgap structures for suppression of simultaneous switching noise cou-pling in on-chip power distribution networks = 온 칩 전력 분배망에서 동시 스위칭 잡음 간섭을 억제하기 위한 온 칩 전자 밴드갭 구조들link

Hwang, Chul-Soon; 황철순; et al, 한국과학기술원, 2012

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