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Jitter-tolerant I/O clock distribution network using chip and package hybrid interconnection = 칩과 패키지의 혼성 전송선을 이용한 저 지터 입출력 클럭 신호 분배의 설계 및 구현link Chung, Dae-Hyun; 정대현; et al, 한국과학기술원, 2006 |
Low-noise PLL/DLL design and jitter/phase noise analysis = 저잡음 PLL/DLL 설계 및 지터/위상잡음 분석link Lee, Joon-Suk; 이준석; et al, 한국과학기술원, 2002 |
Proposal of TSV-based 3D clock distribution networks and analysis = 관통 실리콘 비아 기반 3차원 클락 분배망에 관한 연구link Kim, Da-Young; 김다영; et al, 한국과학기술원, 2012 |
Timing evaluation of MAC-layer error control on ARM9-based mobile embedded systems Kim, C; Kang, K; Noh, DK; Ryu, J; Ma, JoongSoo, TELECOMMUNICATION SYSTEMS, v.45, pp.329 - 337, 2010-12 |
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