차세대 밀리미터파 대역 WPAN용 60 GHz CMOS SoC

Abstract

본 논문에서는 0.13 μm CMOS 공정을 사용하여, 이동단말기 탑재에 적합한 저 전력, 저 잡음 구조 개별 소자(LNA, Mixer, VCO, frequency doubler, signal generator, down converter)들을 제안하고, 나아가 이를 하나의 칩으로 집적화 시킨 60 GHz 단일 칩 수신기 구조를 제안한다. 저전력화를 위해 current re-use 구조를 적용시킨 LNA의 경우, 11.6 mW 의 전력 소모 시, 56 GHz부터 60 GHz까지 측정된 잡음지수(NF)는 4 dB 이하이다. 저전력화를 위한 resistive mixer의 경우, Cgs의 보상 회로를 통하여 낮은 LO 신호 크기에서도 동작 가능하도록 하였다. －9.4 dB의 변환 이득을 보여주며, 20 dB의 LO-RF isolation 특성을 가진다. Ka-band VCO는 4.99 mW 전력 소모 시 측정된 출력 신호 크기는 27.4 GHz에서 －3 dBm이 되며, 26.89 GHz에서부터 1 MHz offset 기준으로 －113 dBc/Hz의 phase noise 특성을 보인다. 49.2 dB의 원신호 억제 효과를 보이는 Frequency Doubler는 총 전력 소모가 9.08 mW일 경우, －4 dBm의 27.1 GHz 입력 신호 인가 시 －53.2 dBm의 fundamental 신호(27.1 GHz)와 －4.45 dBm의 V-band second harmonic 신호(54.2 GHz)를 얻을 수 있었으며, 이는 －0.45 dB의 변환 이득을 나타낸다. 60 GHz CMOS 수신기는 LNA, resistive mixer, VCO, frequency doubler, 그리고 drive amplifier로 구성되어 있으며, 전체 전력 소모는 21.9 mW이다. WLAN과의 호환 가능성을 위하여, IF(Intermediate Frequency) bandwidth가 5.25 GHz(4.75～10 GHz)이며, RF 3 dB bandwidth는 58 GHz를 중심으로 6.2 GHz이다. 이때의 변환 손실은 －9.5 dB이며, 7 dB의 NF와 －12.5 dBm의 높은 입력 P1 dB를 보여주고 있다. 이는 60 GHz RF 회로의 저전력화, 저가격화, 그리고 소형화를 통한 WPAN용 이동단말기의 적용 가능성을 입증한다.