최적화된 Layout 설계를 이용한 InP 기반 RTD/HBT 기술의 성능 향상

Abstract

보다 많은 양의 정보를 요구하는 광통신 시스템의 증가하는 수요에 따라 초고속 디지털 회로의 개발은 활발히 연구되고 있다. 특히, RTD 기반의 디지털 회로는 RTD의 독특한 NDR(Negative Differential Resistance)특성과 pico 초 단위의 초고속 스위칭 특성으로 인하여 초고속 동작, 낮은 회로 복잡도, 낮은 전력 소모를 요구하는 차세대 초고속/저전력 디지털 회로를 위한 유망한 후보군 중의 하나이다. 본 논문에서는 RTD 기반 디지털 회로 개발의 일환으로써, 최적화된 Layout 설계를 갖는 InP 기반의 RTD와 HBT가 KAIST내 III-V 반도체 자체 공정 시스템을 이용함으로써 연구된다. 먼저, 최적화된 layout 설계를 이용한 InP 기반의 HBT가 초고속 동작 특성을 위하여 제안되었다. 본 기술은 stepper와 e-beam lithography등의 차세대 lithography 기술에 적합한 것으로써, 일차적으로 현재의 1.5micro 급 기술에 적용되었다. 제작된 InP 기반 SHBT는 131GHz의 fT, 131GHz의 fMAX로써, 기존 대비 각각 19%, 17%의 증가 특성을 보였다. 기존의 layout 설계를 기반하여 공정된 SHBT는 fT 110 GHz, fMAX 112 GHz의 보다 낮은 고주파 특성을 가졌다. 이어서, 새로운 형태의 layout 설계를 갖는 InP 기반 직렬 연결 RTD Pair가 연구되었다. 공정된 RTD Pair는 기존 대비 55 %의 칩 면적 감소 특성을 보였다. 그리고, 이를 이용함으로써 CML-MOBILE 기반의 RZ D-Flip Flop이 제작되었다. 제작된 회로는 12.5 Gb/s의 초고속 특성, -2.3V의 supply 전압에서 20.7mW의 낮은 전력소모 특성, 그리고 44 %의 Core 회로 면적 특성을 보였다. 한편, 부록에서, 차세대 초고속/저전력 RAM 소자 개발을 위하여, InP 기반의 RTD Pair를 이용하는 터넬링 기반 RAM (TRAM) cell을 simulation 하였다. TRAM의 Read/Write 특성은 HSPICE simulator를 이용하여 연구되었고, write 0, write 1, read 0, read 1 동작에서 각각 기존 대비 20배, 21.3배, 2.86배, 1.47배의 보다 우수한 초고속 동작 특성을 보였다.