DC Field | Value | Language |
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dc.contributor.author | 최양규 | ko |
dc.contributor.author | 이건범 | ko |
dc.date.accessioned | 2023-04-07T06:00:47Z | - |
dc.date.available | 2023-04-07T06:00:47Z | - |
dc.identifier.uri | http://hdl.handle.net/10203/306058 | - |
dc.description.abstract | 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터는, 기판, 상기 기판 상의 제1 영역에 형성되는 수평형 제1 나노시트, 기판 상의 제2 영역에 형성되는 수직형 제2 나노시트 및 제1 나노시트 채널 및 제2 나노시트 채널을 둘러싸는 게이트 전극을 포함하고, 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비로 이루어지고, 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 이루어진다. 이에 의하면, 기존의 2차원 평면 트랜지스터 대비 더 높은 구동 전류를 얻을 수 있으며, 단채널 효과를 보다 더 효율적으로 억제할 수 있으며, 동일한layout 상의 단위 평면적당 보다 우수한 전기적 특성을 나타낼 수 있다. 그리고, 단채널 효과에 더 강한 내성을 나타낼 수 있기 때문에 소자의 동작 특성면에서 우수한 장점을 지닐 뿐만 아니라, 종래의 PMOSFET에서 나타나는 한계점인 넓은 평면적에 의한 레이아웃의 손실을 방지할 수 있으며 결과적으로 칩의 단가를 줄일 수 있으며, 동일한 단면적에서 더 높은 구동 전류를 얻을 수 있는 기술적 효과를 도모한다. | - |
dc.title | 3차원 게이트 올 어라운드 구조의 수평형 및 수직형 나노시트 채널을 갖는 전계효과 트랜지스터 및 그 제조방법 | - |
dc.title.alternative | METAL-OXIDE-SEMICONDUCTOR FIELD EFFECT TRANSISTOR WITH PLANAR OR VERTICAL NANO-SHEET CHANNEL WRAPPED BY GATE ALL AROUND AND FABRICATING METHOD THEREOF | - |
dc.type | Patent | - |
dc.type.rims | PAT | - |
dc.contributor.localauthor | 최양규 | - |
dc.contributor.assignee | 한국과학기술원 | - |
dc.identifier.iprsType | 특허 | - |
dc.identifier.patentApplicationNumber | 10-2021-0028323 | - |
dc.identifier.patentRegistrationNumber | 10-2515659-0000 | - |
dc.date.application | 2021-03-03 | - |
dc.date.registration | 2023-03-24 | - |
dc.publisher.country | KO | - |
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