전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자FIELD EFFECT TRANSISTOR INCLUDING CHARGE BLOCKING REGION AND MEMORY DEVICE USING IT

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dc.contributor.author최양규ko
dc.contributor.author이건범ko
dc.date.accessioned2023-03-14T10:15:10Z-
dc.date.available2023-03-14T10:15:10Z-
dc.identifier.urihttp://hdl.handle.net/10203/305615-
dc.description.abstract본 발명은 전계 효과 트랜지스터 내 전하 차단 영역의 영향으로 움직임이 억제된 전하에 의해 채널의 전위가 변경되어 ‘0’과 ‘1’의 메모리 상태를 구현하는 구조에 관한 것으로서, 상기 전계 효과 트랜지스터는 기판, 상기 기판 내에 형성되는 소스 및 드레인, 상기 기판 내에 형성되며, 상기 소스 및 드레인을 연결하도록 형성된 채널, 상기 채널의 상부에 형성되는 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 및 상기 기판의 하부에 형성되며, 상기 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성으로 전하를 차단하는 상기 전하 차단 영역을 포함하는 것을 특징으로 한다.-
dc.title전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자-
dc.title.alternativeFIELD EFFECT TRANSISTOR INCLUDING CHARGE BLOCKING REGION AND MEMORY DEVICE USING IT-
dc.typePatent-
dc.type.rimsPAT-
dc.contributor.localauthor최양규-
dc.contributor.assignee한국과학기술원-
dc.identifier.iprsType특허-
dc.identifier.patentApplicationNumber10-2021-0058271-
dc.identifier.patentRegistrationNumber10-2506202-0000-
dc.date.application2021-05-06-
dc.date.registration2023-02-28-
dc.publisher.countryKO-
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EE-Patent(특허)
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