DC Field | Value | Language |
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dc.contributor.author | 이완규 | ko |
dc.date.accessioned | 2022-12-10T05:01:13Z | - |
dc.date.available | 2022-12-10T05:01:13Z | - |
dc.identifier.uri | http://hdl.handle.net/10203/302525 | - |
dc.description.abstract | 본 발명에서 상부 층 웨이퍼의 본딩 후 작업과정을 통해 갖게 되는 초기 가공상태 또는 품질을 유지할 수 있는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법을 개시한다. 본 발명에 따른 방법은, a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계; b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계; c) 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계; d) 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; e) 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계; f) 하부 층 기판의 전면으로 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계; g) 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계; h) 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계; i) 층 웨이퍼와 본딩하는 단계; j) 상부 층 웨이퍼를 베벨 에치(bevel etch)하는 단계; k) 웨이퍼 얼라인먼트를 형성하는 단계; 및 l) 상부 층 웨이퍼를 패터닝 단계를 갖는다. 3차원, 집적화, 트랜지스터, 웨이퍼, 본딩, 베벨 에치, 얼라인먼트 | - |
dc.title | 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법 | - |
dc.title.alternative | WAFER PROCESSING METHOD FOR GUARANTEEING OVERLAYER SI TO KEEP PERFECT QUALITY IN 3-DIMENSIONAL IC INTERGRATION | - |
dc.type | Patent | - |
dc.type.rims | PAT | - |
dc.contributor.assignee | 한국과학기술원 | - |
dc.identifier.iprsType | 특허 | - |
dc.identifier.patentApplicationNumber | 10-2008-0078662 | - |
dc.identifier.patentRegistrationNumber | 10-0957185-0000 | - |
dc.date.application | 2008-08-11 | - |
dc.date.registration | 2010-05-03 | - |
dc.publisher.country | KO | - |
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