반도체 소자의 제조방법

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것이다. 더욱 상세하게는 수직형 CMOS 트랜지스터의 제조방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 제1 및 제2 영역을 형성하는 단계, 제1 영역에 제1 활성영역을 형성하고, 제2 영역에 제2 활성영역을 형성하는 단계, 제1 활성영역 상에 제1 하부 에피 실리콘층을 형성하고, 제2 활성영역 상에 제2 하부 에피 실리콘층을 형성하고, 제1 및 제2 하부 에피 실리콘의 측벽에 게이트 산화막을 형성하는 단계, 게이트 산화막의 측벽에 게이트 전극을 형성하는 단계, 제1 하부 에피 실리콘층 상부에 제3 활성영역을 형성하고, 제2 하부 에피 실리콘층 상부에 제4 활성영역을 형성하는 단계 및 제1, 제2, 제3, 제4 활성영역 및 게이트 전극에 각각 접속되는 콘택 금속을 형성하는 단계를 포함한다. 본 발명에 따르면, 각 채널이 게이트로 완전히 둘러싸여 있음으로 래치 업(Latch Up)에 따른 특성저하가 감소되며, 채널 내 캐리어가 게이트에 의해 완전히 통제되므로 게이트의 제어력이 향상되는 효과가 있다. 수직형 트랜지스터, 소오스, 드레인, 채널, 웰(Well), CMOS 트랜지스터