모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터The Synchronous Preset Counter to have one flip-flopdelay time for all outputs

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dc.contributor.author유회준ko
dc.contributor.author한선호ko
dc.contributor.author이주호ko
dc.date.accessioned2022-12-07T03:03:21Z-
dc.date.available2022-12-07T03:03:21Z-
dc.identifier.urihttp://hdl.handle.net/10203/301868-
dc.description.abstract본 발명은 동기 카운터에 관한 것으로 특히, 특정 주기의 동기신호를 동기신호 입력단에 동시에 입력받는 일렬로 나열되어 있으며, 첫 번째 트리거 에지 플립플롭만은 자신의 반전출력을 데이터 입력으로 하는 N개의 1차 트리거 에지 플립플롭층과, 상기 1차 트리거 에지 플립플롭층의 첫 번째 트리거 에지 플립플롭의 비반전 출력을 동기신호 입력단에 동시에 입력받는 일렬로 나열되어 있으며, 첫 번째 트리거 에지 플립플롭만은 자신의 반전출력을 데이터 입력으로 하며 모든 플립플롭의 비반전 출력단은 자신의 배열위치보다 후단의 배열위치를 갖는 1차 트리거 에지 플립플롭층의 트리거 에지 플립플롭의 데이터 입력단에 연결되어 있는 N-1개의 2차 트리거 에지 플립플롭층, 및 상기 1차 및 2차 트리거 에지 플립플롭층간의 상관관계에 따라 상기 2차 트리거 에지 플립플롭층위로 m개의 트리거 에지 플립플롭층이 존재하는 것을 특징으로 하는 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터를 제공하여 많은 카운팅 비트의 구성과 동일한 타이밍에 카운터의 출력을 내보내면서도 빠른 지연 시간을 갖는 카운터를 구성하여 고속의 카운팅이 필요한 시스템에 사용 가능하다.-
dc.title모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터-
dc.title.alternativeThe Synchronous Preset Counter to have one flip-flopdelay time for all outputs-
dc.typePatent-
dc.type.rimsPAT-
dc.contributor.localauthor유회준-
dc.contributor.nonIdAuthor한선호-
dc.contributor.nonIdAuthor이주호-
dc.contributor.assignee한국과학기술원-
dc.identifier.iprsType특허-
dc.identifier.patentApplicationNumber10-1999-0037215-
dc.identifier.patentRegistrationNumber10-0302849-0000-
dc.date.application1999-09-02-
dc.date.registration2001-07-05-
dc.publisher.countryKO-
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EE-Patent(특허)
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