실리사이드에의한래치업방지CMOS집적회로장치LATCH-UP PREVENTION CMOSFET BY SILICIDE METHOD
CMOS 집적 회로 장치에 있어서, 웰 및 웨이퍼 기판에 형성되어 있는 MOSFET의 각각의 소오스 중 어느 하나의 소오스는 그 단자가 실리사이드 쇼트키 접합과 pn 다이오드 접합으로 병렬 결합되게 구성되고, 상기의 웰 및 웨이퍼 기판에 각각 형성되어 있는 MOSFET의 드레인은 기존의 확산형 다이오드로 구성되게 하여서 CMOS의 래치업 및 누설 전류가 제거됨을 특징으로 하는 실리사이드에 의한 래치업 방지 CMOS 집적 회로 장치
- Assignee
- 한국과학기술연구원
- Country
- KO (South Korea)
- Application Date
- 1985-10-18
- Application Number
- 10-1985-0007715
- Registration Date
- 1989-01-16
- Registration Number
- 10-0027078-0000
- Appears in Collection
- RIMS Patents
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