극소 채널 소자의 제조방법Method for fabricating the sub-50 nm-channel MOSFET

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본 발명은 극소 채널 소자의 제조방법에 관한 것이며, 특히 주 게이트와 일함수에 있어서 차이가 나는 측면 게이트를 사용함으로써 측면 게이트 아래에 형성되는 채널이 얇은 소스/드레인 영역의 역할을 할 수 있도록 하며, 채널 영역의 도우핑을 줄여 캐리어의 이동도를 개선하고 문턱 전압 조정을 위해 주입된 불순물의 비균일성으로 인한 문턱 전압의 변화를 최소화할 수 있도록 하는 극소 채널 소자의 제조방법를 제공하는데 그 목적이 있다.또한, 본 발명에 따르면, 극소 채널 소자의 제조방법에 있어서, p-기판 위에 게이트 산화막을 형성한 후 극소 패터닝 기술을 이용하여 p+ 다결정 실리콘 주 게이트를 정의하는 단계; 상기 결과물 위에 절연막을 입힌 후에, 주 게이트와 절연막을 개재하여 n+ 다결정 실리콘 측면 게이트를 정의하는 단계; 및 상기 측면 게이트의 양 측면에 p0 할로 이온을 주입한 후에, 소스/드레인 n+ 이온을 주입하는 단계를 포함하여 이루어진 극소 채널 소자의 제조방법이 제공된다.극소 채널 소자
Assignee
한국과학기술원
Country
KO (South Korea)
Application Date
1999-04-12
Application Number
10-1999-0012742
Registration Date
2001-12-19
Registration Number
10-0319449-0000
URI
http://hdl.handle.net/10203/300238
Appears in Collection
RIMS Patents
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