반복 복호기, 반복 복호 방법 및 반도체 메모리 시스템ITERATIVE DECODER, DECODING METHOD AND SEMICONDUCTOR MEMORY SYSTEM

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구성 부호의 채널 출력에 대한 로그 우도비(Log Likelihood Ratio: LLR)를 산출하는 LLR 산출기; 상기 LLR에 대하여 ECC 복호를 수행하여 제1 ECC 복호 데이터를 출력하는 제1 구성 복호기; 상기 제1 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 제2 ECC 복호 데이터를 출력하는 제2 구성 복호기; 및 소정의 반복 종료 조건을 만족할 때까지, 상기 제2 ECC 복호 데이터를 상기 제1 구성 복호기로 피드백시키고, 상기 반복 종료 조건을 만족하는 경우에는 상기 제2 ECC 복호 데이터를 최종 ECC 복호 데이터로서 출력하는 반복 제어기를 포함하고, 상기 제1 구성 복호기는 상기 피드백되는 상기 제2 ECC 복호 데이터에 대하여 ECC 복호를 수행하여 상기 제1 ECC 복호 데이터를 출력하고, 상기 제1 및 2 구성 복호기 각각은, 수신된 데이터에 기초하여, 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 후보 코드워드들을 생성하는 생성부; 상기 후보 코드워드들 중에서 상기 수신된 데이터와의 거리가 최소가 되는 최적 코드워드를 검출하는 검출부; 상기 최적 코드워드와 상기 수신된 데이터 간의 거리를 소정의 임계치(threshold value)와 비교하여, 상기 최적 코드워드 및 상기 수신된 데이터 중 어느 하나를 ECC 복호 데이터로서 출력하는 출력부를 포함하는 반복 복호기가 개시된다.
Assignee
에스케이하이닉스 주식회사,한국과학기술원
Country
KO (South Korea)
Application Date
2017-05-15
Application Number
10-2017-0060021
Registration Date
2021-03-04
Registration Number
10-2226174-0000
URI
http://hdl.handle.net/10203/281368
Appears in Collection
EE-Patent(특허)
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