실리콘 채널 전면에 게이트가 형성된 3차원 전계 효과트랜지스터 제작 방법 및 그 구조Three-Dimensional All-Around Gate Field EffectTransistor Structures and Method for Manufacturing
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 최양규 | ko |
| dc.date.accessioned | 2017-12-21T00:42:01Z | - |
| dc.date.available | 2017-12-21T00:42:01Z | - |
| dc.date.issued | 2006-08-18 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/236842 | - |
| dc.description.abstract | 본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 실리콘 채널 전면에 게이트가 형성된 3차원 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의하여 제작된 전계 효과 트랜지스터에 관한 것이다.본 발명에 따른 실리콘 채널 전면에 게이트가 형성된 3차원 전계 효과 트랜지스터 제작 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크(hard mask)를 순차적으로 형성하는 단계; (b) 상기 마스크 패턴을 마스크로 하여 실리콘을 이방 식각하여 채널이 형성될 실리콘 채널과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 상기 하부절연막 또는 실리콘 채널의 하단부 식각시 식각 정지층 역할을 할 수 있는 추가 마스크를 형성하는 단계; (d) 상기 실리콘 채널 정지층 하부의 하부절연막 또는 실리콘 채널의 하단부 식각을 통하여 상기 실리콘 채널의 전면이 노출되도록 형성하는 단계; 및 (e) 상기 전면이 노출된 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질을 증착한 후, 게이트 영역을 형성하여 상기 실리콘 채널의 전면에 게이트가 형성된 전계 효과 트랜지스터를 제작하는 단계; 를 포함하여 이루어 진다. | - |
| dc.title | 실리콘 채널 전면에 게이트가 형성된 3차원 전계 효과트랜지스터 제작 방법 및 그 구조 | - |
| dc.title.alternative | Three-Dimensional All-Around Gate Field EffectTransistor Structures and Method for Manufacturing | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 최양규 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2004-0063128 | - |
| dc.identifier.patentRegistrationNumber | 10-0616230-0000 | - |
| dc.date.application | 2004-08-11 | - |
| dc.date.registration | 2006-08-18 | - |
| dc.publisher.country | KO | - |
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