순차 회로의 누설 전류를 줄이기 위한 혼합 문턱전압 플립플롭 및 그 설계 방법Mixed threshold voltage flip-flop for minimizing leakage current in sequential circuit
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 신영수 | ko |
| dc.date.accessioned | 2017-12-20T12:56:19Z | - |
| dc.date.available | 2017-12-20T12:56:19Z | - |
| dc.date.issued | 2011-06-27 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/236591 | - |
| dc.description.abstract | 누설전류의 감소를 위하여 래치부 및 펄스 신호 생성기를 포함하는 플립플롭이 개시된다. 래치부는 2개 이상의 트랜지스터를 사용하여 클럭 신호가 제1 레벨일 때 입력 데이터를 래치하고, 클럭 신호가 제2 레벨일 때 래치된 입력 데이터를 출력으로 제공한다. 펄스 신호 생성기는 래치부에 인가되는 펄스 신호를 생성한다. 트랜지스터들 중 플립플롭의 설정시간(setup time)을 증감시키는 트랜지스터는 2가지 이상의 레벨을 가지는 문턱전압(threshold voltage)들 중 제1 문턱전압을 가진다. 트랜지스터들 중 플립플롭의 클럭-투-큐(clock-to-q) 지연시간을 증감시키는 트랜지스터 및 펄스 신호 생성기는 제1 문턱전압과 다른 제2 문턱전압을 가진다. | - |
| dc.title | 순차 회로의 누설 전류를 줄이기 위한 혼합 문턱전압 플립플롭 및 그 설계 방법 | - |
| dc.title.alternative | Mixed threshold voltage flip-flop for minimizing leakage current in sequential circuit | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 신영수 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2009-0032553 | - |
| dc.identifier.patentRegistrationNumber | 10-1045800-0000 | - |
| dc.date.application | 2009-04-15 | - |
| dc.date.registration | 2011-06-27 | - |
| dc.publisher.country | KO | - |
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