적층 칩 패키지, 이를 포함하는 반도체 모듈 및 적층 칩 패키지의 제조 방법STACKED CHIP PACKAGE, SEMICONDUCTOR MODULE INCLUDING THE SAME AND METHOD OF MANUFACTURING STACKED CHIP PACKAGE
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 김정호 | ko |
| dc.contributor.author | 이만호 | ko |
| dc.contributor.author | 박준서 | ko |
| dc.contributor.author | 김주희 | ko |
| dc.date.accessioned | 2017-12-20T12:26:50Z | - |
| dc.date.available | 2017-12-20T12:26:50Z | - |
| dc.date.issued | 2012-05-30 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/235802 | - |
| dc.description.abstract | 적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 제1 반도체 다이, 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 제1 반도체 다이와 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비한다. 제2 반도체 칩은 제2 반도체 다이 및 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 제1 반도체 칩 상에 적층된다. 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 제 1 면 및 제 2 면을 연결하는 복수의 측면들을 구비하고, 히트 싱크는 제1 반도체 다이의 제 1 면에 접합된다. | - |
| dc.title | 적층 칩 패키지, 이를 포함하는 반도체 모듈 및 적층 칩 패키지의 제조 방법 | - |
| dc.title.alternative | STACKED CHIP PACKAGE, SEMICONDUCTOR MODULE INCLUDING THE SAME AND METHOD OF MANUFACTURING STACKED CHIP PACKAGE | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 김정호 | - |
| dc.contributor.nonIdAuthor | 이만호 | - |
| dc.contributor.nonIdAuthor | 박준서 | - |
| dc.contributor.nonIdAuthor | 김주희 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2010-0130540 | - |
| dc.identifier.patentRegistrationNumber | 10-1153222-0000 | - |
| dc.date.application | 2010-12-20 | - |
| dc.date.registration | 2012-05-30 | - |
| dc.publisher.country | KO | - |
- Appears in Collection
- EE-Patent(특허)
- Files in This Item
- There are no files associated with this item.
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.