극소채널 ＭＯＳ 트랜지스터 제조방법Method of fabricating a deep submicron MOS transistor
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 신형철 | ko |
| dc.contributor.author | 이종호 | ko |
| dc.contributor.author | 한상연 | ko |
| dc.contributor.author | 장성일 | ko |
| dc.date.accessioned | 2017-12-20T12:08:51Z | - |
| dc.date.available | 2017-12-20T12:08:51Z | - |
| dc.date.issued | 2002-06-25 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/235450 | - |
| dc.description.abstract | 본 발명은, p형 반도체 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와; 상기 결과물 전면에 분리용 절연막을 형성하는 단계와; 상기 분리용 절연막 상에 상기 반도체 기판 및 상기 주게이트보다 작은 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와; 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와; n형 소오스/드레인을 각각 형성하는 단계와; 상기 소오스와 이에 인접하는 상기 측면게이트 및/또는 상기 드레인과 이에 인접하는 상기 측면게이트를 각각 전기적으로 연결시키는 도전막 패턴을 상기 결과물 상에 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 바이어스가 가해지지 않은 상태에서도 실리콘 기판에 반전층이 형성되어 이 얇은 반전층이 소오스/드레인 역할을 하게 되서 단채널 효과가 줄어들며 낮은 기판농도로 인해 채널에서의 캐리어의 이동도가 증가된다. 극소채널, 다결정 실리콘, 스페이서, MOS | - |
| dc.title | 극소채널 ＭＯＳ 트랜지스터 제조방법 | - |
| dc.title.alternative | Method of fabricating a deep submicron MOS transistor | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 신형철 | - |
| dc.contributor.nonIdAuthor | 이종호 | - |
| dc.contributor.nonIdAuthor | 한상연 | - |
| dc.contributor.nonIdAuthor | 장성일 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2000-0052039 | - |
| dc.identifier.patentRegistrationNumber | 10-0343431-0000 | - |
| dc.date.application | 2000-09-04 | - |
| dc.date.registration | 2002-06-25 | - |
| dc.publisher.country | KO | - |
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- RIMS Patents
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