멀티비트 메모리 소자

Abstract

본 발명의 실시 형태는 멀티비트 메모리 소자에 관한 것이다.본 발명의 실시 형태에 따른 멀티비트 메모리 소자는, 기판; 상기 기판 상에 배치된 제1전극; 상기 기판 및 상기 제1전극 상에 배치되고, 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제1메모리부; 상기 제1메모리부 상에 배치된 반도체부; 상기 반도체부 일측 상에 배치된 소스전극; 상기 반도체부 타측 상에 배치된 드레인전극; 상기 반도체부 상에 배치되고, 상기 소스전극 및 상기 드레인전극 사이에 위치하고, 상기 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제2메모리부; 및 상기 제2메모리부 상에 배치되는 제2전극; 을 포함하고, 상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되지 않으면, 상기 반도체부에는 전류 ID1가 흐르고, 상기 제1전극에 상기 제1동작전압이 인가되지 않고, 상기 제2전극에 상기 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID2가 흐르고, 상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID3(ID1+ID2)가 흐르고, 상기 전류 ID1은 상기 전류 ID2보다 큰 전류이다.