Ｌ１0 규칙화 구조의 ＦｅＰｔ 나노 도트 어레이의 제조방법L10-ordered FePt Nanodot Arrays Manufacturing Method
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 신성철 | ko |
| dc.contributor.author | 정희태 | ko |
| dc.contributor.author | 고현석 | ko |
| dc.contributor.author | 정진미 | ko |
| dc.date.accessioned | 2017-12-20T10:31:24Z | - |
| dc.date.available | 2017-12-20T10:31:24Z | - |
| dc.date.issued | 2010-08-23 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/232619 | - |
| dc.description.abstract | 본 발명은 L10 규칙화 구조의 FePt 나노 도트 어레이의 제조방법에 관한 것으로, 더욱 상세하게는 CFL 공정(Capillary Force Lithography : 삼투 압력 리소그래피)을 이용하여 L10 규칙화 구조의 FePt 나노 도트 어레이를 제조하는 방법에 관한 것이다. 이를 위해 본 발명에 따른 L10 규칙화 구조의 FePt 나노 도트 어레이의 제조방법는 기판 상에 FePt 박막을 증착하는 제 1단계와, 상기 제 1단계에서 증착된 FePt 박막 상에 스핀 코팅을 이용하여 고분자 물질을 박막으로 형성하는 제 2단계와, 상기 제 2단계에서 스핀 코팅된 FePt 박막에 몰드를 접촉하는 제 3단계와, 상기 제 3단계에서 접촉된 몰드와 폴리머 패턴을 열처리(annealing)하는 제 4단계와, 상기 제 4단계에서 열처리된 몰드와 폴리머 패턴을 냉각 및 분리시키는 제 5단계와, 반응성 이온 에칭을 통하여 폴리머 패턴의 사이즈를 조절하는 제 6단계와, 상기 폴리머 패턴에 덮히지 않은 FePt 박막을 이온 밀링하여 FePt 나노 도트 형성 후, 남아있는 폴리머 층을 제거하는 제 7단계와, FePt 나노 도트 어레이를 열처리하는 제 8단계를 포함한다. CFL, FePt 박막, 수직 자기 기록 매체, 패턴된 나노 도트 어레이 | - |
| dc.title | Ｌ１0 규칙화 구조의 ＦｅＰｔ 나노 도트 어레이의 제조방법 | - |
| dc.title.alternative | L10-ordered FePt Nanodot Arrays Manufacturing Method | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 신성철 | - |
| dc.contributor.localauthor | 정희태 | - |
| dc.contributor.nonIdAuthor | 고현석 | - |
| dc.contributor.nonIdAuthor | 정진미 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2008-0125792 | - |
| dc.identifier.patentRegistrationNumber | 10-0978491-0000 | - |
| dc.date.application | 2008-12-11 | - |
| dc.date.registration | 2010-08-23 | - |
| dc.publisher.country | KO | - |
- Appears in Collection
- RIMS PatentsCBE-Patent(특허)
- Files in This Item
- There are no files associated with this item.
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.