임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진2차원 배열 구조와 메모리 매핑방법Virtually Spanning 2D Array Architecture and MemoryMapping Method for Embedded 3D Graphics Accelerator

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본 발명은 임베디드 3차원 그래픽 가속기에서 두 단계 계층으로 이루어진 프로세서들과 메모리가 메모리 인터페이스 회로를 통해 연결되어 EML 기술의 넓은 메모리 밴드 폭을 최대한 활용하며 디자인 유동성을 높이는, 가상으로 메워진 2차원 배열구조 ViSTA와 화면을 폴리곤 크기에 맞게 Nx1 크기의 라인블록(LB)으로 분할하며, 인접한 라인블록의 데이터는 서로 다른 메모리로 저장하는 SALBA 메모리 매핑방법에 관한 것으로서, 임베디드 3차원 그래픽 가속기에 사용되는 구조에서 하나 혹은 여러 개의 두 단계 계층으로 구성된 프로세서들이 메모리 인터페이스 회로를 통해 메모리와 간접적으로 연결되어 물리적으로 1차원 배열을 이루며, 첫 번째 프로세서의 파이프 라이닝에 따라 또 다른 1차원 배열을 이뤄, 가상으로 메워진 2차원 배열구조를 이루는 제1과정; NxN 크기로 잘려진 폴리곤에 대해, 화면을 Nx1의 라인블록(LB)으로 나누는 제 2 과정; 상기 제 2 과정에서 나뉘어진 라인블록에 대해, 서로 인접한 라인블록들은 서로 다른 메모리로 매핑하는 SALBA메모리 매핑을 통해 전력소모를 줄이고 연속적이며 동시적인 RMW를 가능하게 하는 제 3과정; 상기 제 3과정에서, 하나의 라인블록에 할당된 메모리로부터 데이터를 읽고 쓸 때 폴리곤의 모양에 따라 I/O 드라이버의 전력소모를 줄이게 하는 제 4과정을 포함한다.임베디드, 3차원, 그래픽, 가속기, 가상, 메모리, 매핑, 폴리곤
Assignee
한국과학기술원
Country
KO (South Korea)
Issue Date
2003-01-29
Application Date
2001-01-29
Application Number
10-2001-0004014
Registration Date
2003-01-29
Registration Number
10-0372090-0000
URI
http://hdl.handle.net/10203/232010
Appears in Collection
EE-Patent(특허)
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