내부결선을 통한 반도체 적층 패키지Three dimensional stack packaging for semiconductor
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 채장수 | ko |
| dc.date.accessioned | 2017-12-20T07:27:59Z | - |
| dc.date.available | 2017-12-20T07:27:59Z | - |
| dc.date.issued | 2012-09-28 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/231421 | - |
| dc.description.abstract | 본 발명은 반도체 적층 패키지에 관한 것으로, 더욱 상세하게는 전도성 패턴이 형성된 유연성 기판 및 상기 기판의 일면 또는 양면에 실장된 반도체 칩을 적층 단위체로, 다수개의 단위체가 적층되며, 상기 적층된 단위체들의 전도성 패턴 간을 전기적으로 연결시키는 접속 부재에 의해 상기 단위체들의 반도체 칩 간 전기적 접속이 이루어지는 내부결선을 통한 반도체 적층 패키지에 관한 것이다.본 발명의 내부결선을 통한 반도체 적층 패키지는 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화되며, 적층되는 반도체 칩의 수에 제한이 없다. 또한, 적층되는 단위체간의 전기적 연결을 확고히 하여 오류 발생을 최소화 하고, 연결 부재에 의해 야기되는 응력이 최소화되며, 반도체 칩의 실장 영역이 안정적으로 보호됨과 동시에 패키지 자체의 열화 및 파손이 방지되어 매우 높은 내구성을 갖는 특징이 있다. | - |
| dc.title | 내부결선을 통한 반도체 적층 패키지 | - |
| dc.title.alternative | Three dimensional stack packaging for semiconductor | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 채장수 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2011-0051775 | - |
| dc.identifier.patentRegistrationNumber | 10-1188904-0000 | - |
| dc.date.application | 2011-05-31 | - |
| dc.date.registration | 2012-09-28 | - |
| dc.publisher.country | KO | - |
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- RIMS Patents
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