반도체 칩의 3Ｄ 적층 패키지 및 그 제조방법3D STACK PACKAGE OF SEMI-CONDUCTOR CHIP AND MANUFACTURING METHOD THEREOF
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 백경욱 | ko |
| dc.contributor.author | 김일 | ko |
| dc.date.accessioned | 2017-12-20T06:30:01Z | - |
| dc.date.available | 2017-12-20T06:30:01Z | - |
| dc.date.issued | 2013-12-13 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/231138 | - |
| dc.description.abstract | 본 발명은 반도체 칩의 3D 적층 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 캐리어웨이퍼 상단에 에치스탑층(etch-stop layer)을 형성하는 제1 단계,상기 에치스탑층 상단에 복수개의 반도체 칩들을 일정 간격으로 본딩하는 제2 단계, 상기 반도체 칩과 반도체 칩 사이에 절연물을 충진시킨 후, 본딩된 반도체 칩들을 박막화하는 제3 단계, 상기 반도체 칩 상에 다른 반도체 칩을 적층하는 제 4 단계, 상기에서 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기위해 상기 절연물과 상기 에치스탑층를 다이싱하는 제5 단계; 및 상기에서 다이싱된 캐리어웨이퍼의 후면을 그라인딩 및 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)공정 중 어느 하나 이상으로 에치스탑층까지 연마하여 반도체 칩 3D 패키지를 형성하는 제6 단계를 포함한다. | - |
| dc.title | 반도체 칩의 3Ｄ 적층 패키지 및 그 제조방법 | - |
| dc.title.alternative | 3D STACK PACKAGE OF SEMI-CONDUCTOR CHIP AND MANUFACTURING METHOD THEREOF | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 백경욱 | - |
| dc.contributor.nonIdAuthor | 김일 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2012-0000123 | - |
| dc.identifier.patentRegistrationNumber | 10-1343343-0000 | - |
| dc.date.application | 2012-01-02 | - |
| dc.date.registration | 2013-12-13 | - |
| dc.publisher.country | KO | - |
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