시간 저장기를 이용한 체배 지연 동기루프 회로 및 주파수 합성 방법A MULTIPLYING DELAY LOCKED LOOP CIRCUIT USING TIME REGISTERS AND A METHOD FOR SYNTHESIZING A FREQUENCY
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 조성환 | ko |
| dc.contributor.author | 김현익 | ko |
| dc.date.accessioned | 2017-12-20T02:21:19Z | - |
| dc.date.available | 2017-12-20T02:21:19Z | - |
| dc.date.issued | 2016-07-21 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/230621 | - |
| dc.description.abstract | 본 발명의 실시 예에 따른 체배 지연 동기루프 회로는 입력된 기준 클럭 신호가 통과되는 하나 이상의 지연 라인을 포함하며, 상기 지연 라인의 동작에 따라 주파수 체배된 펄스 신호를 출력하는 링 발진기; 상기 링 발진기 출력으로부터 제1 펄스 신호를 입력받아, 상기 제1 펄스 신호의 펄스 시간폭에 대응되는 제1 전압을 출력하는 제1 시간 저장기; 상기 링 발진기 출력으로부터 제2 펄스 신호를 입력받아, 상기 제2 펄스 신호의 펄스 시간폭에 대응되는 제2 전압을 출력하는 제2 시간 저장기; 및 상기 제1 전압 및 상기 제2 전압의 비교 결과에 따라 상기 링 발진기의 발진 주파수를 보정하는 주파수 보정부를 포함한다. | - |
| dc.title | 시간 저장기를 이용한 체배 지연 동기루프 회로 및 주파수 합성 방법 | - |
| dc.title.alternative | A MULTIPLYING DELAY LOCKED LOOP CIRCUIT USING TIME REGISTERS AND A METHOD FOR SYNTHESIZING A FREQUENCY | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 조성환 | - |
| dc.contributor.nonIdAuthor | 김현익 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2015-0029602 | - |
| dc.identifier.patentRegistrationNumber | 10-1643497-0000 | - |
| dc.date.application | 2015-03-03 | - |
| dc.date.registration | 2016-07-21 | - |
| dc.publisher.country | KO | - |
- Appears in Collection
- EE-Patent(특허)
- Files in This Item
- There are no files associated with this item.
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.