디지탈 시스템의 기능 시험을 위한 테스트 패턴발생Test pattern generation for the functional test of digital system
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.advisor | 조정완 | - |
| dc.contributor.advisor | Cho, Jung-W. | - |
| dc.contributor.author | 홍원모 | - |
| dc.contributor.author | Hong, Won-Mo | - |
| dc.date.accessioned | 2011-12-14T02:18:37Z | - |
| dc.date.available | 2011-12-14T02:18:37Z | - |
| dc.date.issued | 1976 | - |
| dc.identifier.uri | http://library.kaist.ac.kr/search/detail/view.do?bibCtrlNo=62013&flag=dissertation | - |
| dc.identifier.uri | http://hdl.handle.net/10203/39430 | - |
| dc.description | 학위논문(석사) - 한국과학기술원 : 전기 및 전자공학과, 1976, [ vii, 64 p. ] | - |
| dc.description.abstract | Boolean difference 를 이용하여 combinational 논리회로에 생길 수 있는 fault 를 찾는 test pattern 을 구하는 방법을 논하였다. 이것은 asynchronous seouential 회로에도 적용할수 있는 바, 여기서는 feed back 변수를 primary input 로 생각하고, 또한 필요로 되는 homing sequence 를 찾음으로써 해결할 수가 있다. 이러한 방법은 clock 이 있는 SR, D, JK 의 flip - flop을 combinational input 로 적합하게 modelling 하면 synchronous sequential circuit 에도 적용할 수 있음을 보였다. | kor |
| dc.language | kor | - |
| dc.publisher | 한국과학기술원 | - |
| dc.title | 디지탈 시스템의 기능 시험을 위한 테스트 패턴발생 | - |
| dc.title.alternative | Test pattern generation for the functional test of digital system | - |
| dc.type | Thesis(Master) | - |
| dc.identifier.CNRN | 62013/325007 | - |
| dc.description.department | 한국과학기술원 : 전기 및 전자공학과, | - |
| dc.identifier.uid | 000741146 | - |
| dc.contributor.localauthor | 조정완 | - |
| dc.contributor.localauthor | Cho, Jung-W. | - |
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- EE-Theses_Master(석사논문)
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