Browse "School of Electrical Engineering(전기및전자공학부)" by Author 한인학
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| Automatic clock gating synthesis of gate-level netlist = 게이트 레벨 넷리스트의 클럭 게이팅 자동 합성link Han, Inhak; 한인학; et al, 한국과학기술원, 2017 |
| Automatic clock gating synthesis through detection of cyclic paths 신영수; Fan, Yuepeng; 한인학, 제25회 한국반도체학술대회, 대한전자공학회, 2018-02-05 |
| Clock gating synthesis through reusing existing combinational logic = 논리 회로의 재활용을 이용한 클락게이팅의 합성link Han, In-Hak; 한인학; et al, 한국과학기술원, 2012 |
| Simultaneous fixing hold violations of best and worst corners 한인학; 정진욱; 신영수, 한국반도체학술대회, 대한전자공학회, 2015-02-10 |
| Synthesis of multi-stage gate-level clock gating 한인학; 신영수, 한국반도체학술대회, 대한전자공학회, 2014-02-25 |
| 동작모드 파워 게이팅 회로를 위한 클락 게이팅 합성 기법 한인학; 김상민; 신영수, 대한전자공학회 하계종합학술대회, 대한전자공학회, 2011-06 |
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- 573 OA Article
Date issued
- 4,864 2020 - 2024
- 18,943 2010 - 2019
- 15,019 2000 - 2009
- 7,644 1990 - 1999
- 2,391 1980 - 1989