3차원 ＩＣ 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법

Abstract

본 발명에서, 우수한 정밀도의 웨이퍼 얼라인먼트를 수행할 수 있는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법을 개시한다. 본 발명에 따른 방법은, a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계; b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계; c) 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계; d) 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; e) 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계; f) 하부 층 기판의 전면으로 상기 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계; g) 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계; h) 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계; i) 층 웨이퍼와 본딩하는 단계; j) 상부 층 웨이퍼 상으로 상부 층 트랜지스터를 형성하기 위하여 포토 마스크를 놓고 웨이퍼 얼라인먼트를 형성하는 단계; k) 상부 층 웨이퍼를 패터닝하는 단계로 이루어진 것을 특징으로 한다. 3차원, 집적화, 트랜지스터, 웨이퍼, 본딩, 얼라인먼트