파이프라인 구조의 축차 비교형 노이즈셰이핑 아날로그-디지털 변환기

Abstract

이 논문은 고해상도 어플리케이션들을 위한 파이프라인 구조의 노이즈-셰이핑 SAR ADC에 관한 논문 이다. 이 ADC는 파이프라인의 SAR 구조를 기초로 하고 있고 5bit의 coarse 단과, 5bit의 fine 단으로 구성되어 있고 양 단에 1 bit이 겹치도록 하여 coarse 단의 양자화기의 에러가 32LSB 보다 작으면 문제가 없도록 하였다. 고해상도의 ADC를 설계하기 위해 DSM은 일반적으로 사용 되는 구조이다. 하지만 적분기의 증가는 전력 소모를 증가시키는 단점이 있다. 저 전력의 chip에 대한 동향으로 인해 많은 비교기를 가지고 있는 FLASH ADC에 비해 낮은 전력을 소모하는 SAR ADC는 매력적인 구조로 이용 된다. 게다가, SAR ADC는 인풋을 샘플하며 디지털 아웃풋이 피드백 될 때, 커패시터 DAC으로 처리하기 때문에 자연스럽게 변환 뒤에 양자화 잡음이 커패시터의 윗 노드에 생성된다. 인풋과 아웃풋을 총합하는 노드가 사라지기 때문에, SAR ADC는 노이즈-셰이핑을 하기에 더욱 더 매력적인 구조 이다. 그러나, 현재 존재하는 구조들은 DSM 구조와 비교 했을 때 상대적으로 낮은 대역폭을 가지고 있거나 높은 속도를 가지고 있는 구조의 경우에는 노이즈-셰이핑 SAR ADC의 SNDR이 경쟁력이 있지 않아서 CT DSM과 비교 했을 때 저전력을 소모하면서 대역폭과 SNDR이 모두 경쟁력 있도록 해야 한다. 게다가 1-1 MASH 구조로 coarse ADC와 fine ADC를 연결하는 레지듀 앰프의 선형성 부담 또한 줄이는 구조를 제안하려고 한다.