Low-latency hardware efficient in-loop filter for HEVC decoder

Abstract

JCT-VC는 고화질에 대한 수요가 증가함에 따라 차세대 비디오 코덱인 HEVC를 개발하였다. HEVC는 기존의 H.264 표준에 비해서 더 고화질의 영상을 지원하며 이에 따라 높은 데이터 레이트를 가지는 비디오 코덱이 필요로 하게 되었다. 이에 따라 HEVC에서의 기본 처리 단위의 최대 크기는 H.264에 비해서 4배나 커지게 되었으며 이에 따른 고용량의 메모리가 필요로 하게 되었다. 특히 파이프라인 버퍼의 크기가 커졌으며 이를 줄이는 연구가 필요하다. HEVC에서는 동일한 화질에서 더 높은 압축률을 지원하기 위해서 기존의 디블로킹 필터 이외에 SAO필터가 추가가 되었다. 기존의 연구에서는 인-루프 필터를 두 개의 독립된 과정으로 구현을 하여 큰 용량의 파이프 라인 버퍼를 사용하게 된다. 본 학위 논문에서는 새로운 dataflow를 제시함으로써 디블로킹 필터와 SAO 필터를 효율적으로 합칠 수 있었으며 하드웨어 효율적인 인-루프 필터를 구현할 수 있었다. 불필요한 파이프라인 필터를 줄이기 위해서 본 논문은 기존의 edge-oriented processing을 하던 디블로킹 필터와 달리 pixel-oriented processing을 하는 디블로킹 필터를 구현하였으며 이를 통해서 보다 효율적인 인-루프 필터를 구현할 수 있었다. 제안 된 dataflow를 가지는 16edges, 8edges, 4edges parallel 구조를 제안하였다. 본 논문에서는 제안 된 구조를 130nm CMOS 공정에서 구현하였다. 44.3%의 메모리 감소가 있었으며 가장 높은 normalized throughput을 보유할 수 있었다.